一、ADS学习笔记：功率放大器设计

基于ADS2023 update2   

参考书籍：卢益锋老师《ADS射频电路设计与仿真学习笔记》

PA设计一般步骤：

(1) 安装 DesignKit 模型:
(2) 直流DC扫描;
(3) 稳定性K分析:
(4) 负载牵引Load-Pull:
(5) 源牵引Source-Pull;
(6) Smith 圆图匹配;
(7) 偏置设计 Bias Design:
(8) 小信号S参数仿真;
(9) 大信号HB仿真;
(10) 原理图优化:
(11) )版图 Layout;
(12) 联合仿真;
(13) 联合仿真优化;
(14) 输出加工文件

0、设计指标

频率：1850MHz
输出功率：4W
效率：>40%
电源电压：28V

晶体管：飞思卡尔/NXP的LDMOS MW6S004
Datasheet：

1、研读Datasheet

2、器件导入&直流扫描

新建工程

选择解压DK文件

先解压模型文件，最后一个；并选择解压位置

再解压管子的控件，第二个；并选择解压位置

解压的库是只读状态，要弄成shared状态，④后点击shared即可，(后面试了下好像不用shared也可以)

新建原理图，命名DC_test

插入模板

选择FET_Curve_Tracer，直流扫描

添加器件和Include

扫描设置，VGS：2-4，VDS：0-50，因为Datasheet中VGS导通电压约2V，VDS击穿电压为68V

【报错1】：（运行时报错，没给wire加Label）

解决措施：任一处双击添加节点名字，比如在栅极加g

得到仿真结果，因为是AB类放大，所以选取VGS=2.8V，静态工作点IDS=50mA，和Datasheet中数据接近，给出Datasheet中的静态工作点

3、稳定性分析

新建原理图，命名STABILITY，插入S参数模板：S_Params

从组件里选择器件，连接电路图，设置扫频范围

【报错2】（运行时报错，控件2011和模型2024版本不匹配）

解决措施：RF_HIGH_POWER_MODEL_KIT_ADS_DK_ADS2024官方只支持到ADS2016以后的版本，而控件的器件库版本2011，对应不上。安装RF_POWER_ADS_DK_ADS2022即可
 

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安装后还是同样报错，后面找到原因了，没有加管子的控件INCLUDE，加上后就好了

运行后添加StabFact结果，结果如下。可以看出在700-1000MHz内，StabFact>1，即稳定因子>1，放大器在整个带内都是稳定的

提高稳定性的方法：

1、串电阻，使得高频部分稳定性提高
2、并RC，使得低频部分稳定性提高
3、引入负反馈，但StabFact提高的同时，增益都会降低

4、负载牵引LoadPull

负载牵引是为了找出管子输入输出的阻抗值，便于后续匹配电路的设计。新建原理图LoadPull_test，在DesignGuide中点击Amplifier，选择好模板。不选第二个模板是因为它可以算xdB功率压缩，很费时间，如果不是需要的话

将模板中的管子换成MW6S004，控件也加上；设置栅极电压2.8V，漏极电压28V，这是由静态分析的出来的静态工作点。该管子增益约为18dBm，假设输出4W(36dBm)，则输入功率36-18=18dBm，为了找到更大的输出功率阻抗点，选择18~20dBm作为输入功率Pavs。Pavs=20dBm，RFfreq=1850MHz。归一化阻抗设为10Ω
【如果仿真区域设置过大，会出现不收敛的情况，解决：降低归一化阻抗，并把仿真区域半径减小】
【如果输入功率过大，也可能不收敛，解决：适当降低输入功率Pavs】

红色线是效率圆图，蓝色线是功率圆图，在各自圆图圆心处有最佳效果，此处使用最佳输出功率M2时的阻抗。显示的参数设置如下：

将M2放置到功率圆图圆心，双击M2，设置归一化阻抗为10。得到LoadPull的阻抗点，输出的阻抗约为 8.5 + j*7.5 Ω，此时能输出最大功率36.17dBm(4W)，效率50.14%。

移动下面的M3，直到右边框中阻抗和LoadPull的阻抗接近，此时下面input impedance显示的就是输入阻抗。如果不做SourcePull，这个阻抗直接就是SourcePull的结果；如果做的话，那这个2+j*5.5 和SourcePull 得到的阻抗应该是共轭关系

5、源牵引SourcePull

LoadPull后可以先进行输出匹配，再原电路+输出匹配电路一起带入进行SourcePull。但在晶体管隔离特性较好的情况下，也可以先进行SourcePull再输出匹配。

和LoadPull一样，设置好频率、Z0，加好控件和模型

不断调整S11的圆心和半径，使得两个圆完整显示，最终输出功率37dBm，效率43.5%。左下角为效率圆的阻抗，右边是功率圆的阻抗。
和LoadPull一样，我们选取功率圆的圆心阻抗来设计，所以源阻抗大约为1.7-j*5.4，正好和LoadPull推出来的 2 + j*5.5 接近共轭

移动M3，直到阻抗值近似

6、负载阻抗/输出 匹配

由LoadPull得出的负载阻抗为 8.5 + j*7.5，新建原理图Load_Matching

双击SP控件设置扫频参数，双击Term1，阻抗设置为LoadPull阻抗的共轭 8.5-j*7.5

双击DA_SmithChart控件，设置以下参数，

手动进行匹配，设置如下

勾选Interpret as Input Impedance，点击Circle，点击Q，设置Q=1.5。所有的匹配的过程都是在Q<1.5内，保证了不会失配很多。保存后点击左下角Build Circuit.
电容和微带线的数值如下：
串隔直电容20pF，串微带30Ω 电长度35°，并微带36Ω 30°， 串微带20Ω 77°。

返回原理图后点击仿真，生成S11图，点击Marker打点

把Load_Matching理想传输线转化为微带线

选用Rogers RO4350板材，介电常数3.66，损耗角正切0.0037，厚度0.508mm（20mil）

按照原理图中理想传输线的Z0和电长度，输入Z0和E_Eff，算出实际线宽W和长度L，结果如下

【报错3】（生成版图时没定义单位和精度）

解决措施：

【报错4】（保存上述设置时显示版图编号冲突）

解决措施：还有种方方法：不用加第一步的ads_standard_layers也能解决

 

将原理图中理想传输线用实际微带线代替，双击各个器件，设置参数如下，再将理想传输线失效

返回上级电路，仿真结果如下。可以认为理想传输线和微带线仿真结果一致

7、偏置电路设计

电容的选择：高频电容存在寄生效应，在仿真的时候尽量考虑进去，新建原理图DC_BLOCK，将理想电容替换成ATC系列电容，打开ADS库，搜索SC_ATC，放置，S参数结果如下
        电容谐振在1.89GHz，电抗在该频率下可以忽略，所以选择12pF作为隔直电容。

高频偏置电路主要是利用短路短截线的输入阻抗Zin=Z0*tan(βl)，此处选取微带宽度为1mm，（微带线宽决定了可承受的电流）,特性阻抗52.14Ω的微带，取1850MHz的1/4波长为24.25mm
输入w=1mm，L=24.2552mm，E_eff肯定是90°，得到Z0为52.14Ω。

24.25mm太长了，为了节省PCB控件，选择添加一个90°弧形拐角，半径4mm。
三段微带长度可以是8 + 3.14*4/2 + 9.97 = 24.25mm

新建原理图Bias_test，

添加数字结果，选择Zin1，单位选择Real/Imaginary。在1850MHz处的输入阻抗为7.1E3+j*1.368，偏置阻抗足够大的

Load_Matching + Bias_test输出匹配+偏置电路设计

新建原理图Load_Matching_Bias_test，直接把二者原理图复制过来。结果显示在误差允许范围内，偏置电路对输出匹配没有影响

同样为了模拟微带线的不连续性，加入MTEE、MCEOSO器件，将20pF换成ATC电容12pF
        MTEE：用在匹配电路和偏置的连接处。因为MW6S004的输出焊盘最大宽度尺寸是3.81mm，所以设置W2=3.88mm(比3.81mm大0.07mm)，用来减小器件和微带的不连续性。W3是连接上面的偏置电路，要和微带连接起来，所以W3=1mm
        MCROSO：用在匹配中的并联元件。为了美观把原来微带按照等长度分成两段，L=3.935mm。W1-4是按照顺时针转的
        在隔直电容前后端各加入4mm特性阻抗为50Ω的微带作为电容焊接处，并加入ATC电容12pF

仿真结果如下，虽然有频偏，但是-23.84dB也能接受

出现了频偏，①可以对微带线宽度和长度进行优化微调；②可以对隔直电容进行微调，因为有寄生效应。这里将隔直电容改为30pF，仿真结果如下

8、输入匹配电路设计

同输出匹配电路类似，新建原理图Input_Matching。SourcePull算出的输入阻抗为1.6-j*5.7，为了得到最大功率，所以Term1阻抗为其共轭1.6+j*5.7

点击SmithChart，设置好参数，不要点击Interpret as...，因为此时的输入端是50Ω，是从50Ω转到1.6-j*5.7上。显示Q=4的Q圆图。串电容:20pF(隔直电容，匹配电路中都会先有个隔直电容)；串微带 6Ω 37°；串微带 20Ω 5°

直接Buildwd Circuit，显示仿真结果

同样将理想传输线转化为微带线，计算下线宽W和线长L

设置完W和L，退出子电路，仿真结果如下

Input_Matching + Bias_test输入匹配+偏置电路设计

新建原理图Input_Matching_Bias_test，记得把20pF电容换成ATC的12pF电容，为什么是12pF因为12pF电容谐振点在1850MHz左右，电抗可以忽略不计

连接处换成MTEE、MSTEP(因为很多微带线的宽度不一样，要做成阶梯状的)、隔直电容前后加4mm 50Ω的微带作为电容焊接处。仿真结果如下，可以看出频偏的很严重，说明微带的不连续性对性能有很大影响

对微带线宽度进行调谐优化。

再对隔直电容进行微调，最终确定容值56pF。-17dB已经很小了，再小只会影响增益变化，没必要

9、小信号S参数仿真

新建原理图PA_S_Param，带偏置电路的输入/输出匹配电路都复制进来，注意输入电路是从50Ω转到1.6+j*5.7，正好和SourcePull得到的1.6-j*5.7共轭。在两个偏置电路处加上电源，Source-Freq Domain----V_DC。结果显示有点小频偏，是因为器件存在反馈电容Cdg(Crss)

通过微调微带、隔直电容来调频。因为是窄带匹配，所以微调隔直电容，输入匹配电路的电容改为10pF，输出匹配电路的电容改为100pF，结果如下

原理图生成Symbol

新建原理图PA_Symbol，把上面的电路复制进去，添加四个pin，使Term和S控件失效

返回上级工程界面，右击新建Symbol，Polyline时双击即可确定

10、谐波平衡HB仿真

1 - Tone Nonlinear Simulation

在上一个原理图中点击DesignGuide----Amplifier-----选择Harmonic Distortion vs. Power(w/PAE)，HB设置为三阶，扫描范围设置好，栅漏电压设置好，点击ADS库文件，搜索PA_Symbol并添加

仿真结果如下：1dB功率压缩点约为37.5dBm(5.5W)，增益约为18.5dB，效率约为52.8%

2 - Tone Nonlinear Simulation

和上述仿真设置类似，记得要加FSL控件

输出功率33.479dBm（2W）下的频谱图，可以看出中间的双音信号是主要信号分量，相差200kHz，也就是上图的fspacing

   在平均功率2W时（包络峰值PEP输出为4W），功率增益19.348dB，PAE效率36.3%，三阶互调IMD3为-28dBc，五阶互调IMD5为-50dBc，很小。其实这些结果上面的一个长表格里都有。
        和Datasheet中的数据相比，我们的线性度指标稍微差了一点，这是由于我们最开始做阻抗匹配的时候用的是单音1Tone下的最大输出功率做的，而不是根据PEP 4W下的阻抗设计的。但是我们的效率比Datasheet要好，侧面说明了线性度越好，效率越差

如果上述指标和预期的不符，需要多次调谐，操作如上面的Tuning部分：
        1）如果S11指标不好，就对输入匹配进行调谐；
        2）如果是功率、PAE效率、线性度指标不好，就对输出匹配进行调谐。

11、版图Layout

新建原理图Layout_test，将PA_Symbol复制进来，再把MW6S004失效，把Terms下面的地也失效 了，点击Layout

移动位置

建立封装，默认单位是mm，这里的110，152.5是mil，所以要换算一下（3.85，5.3375）

考虑器件引脚和第一节微带的不连续性，先选择cond层，在输入和输出各加上一个宽度152.5mil(5.3375mm)，长度1mil(0.035mm)的矩形

将输入输出匹配电路与封装连接

把所有电容和地删除，给每个连接处加PIN端口，在栅级漏极连接处可以加微带用来接电容进行电源滤波

进行EM仿真，点击EM，选择仿真类型，RF仿真器、MW仿真器、FEM仿真器

板材设置，新建基板命名RO4350

点击cond层，设置厚度0.035mm，点击Dielectric层，设置厚度20mil

设置基板的介质参数

设置导电层的电导率，点击底层设置为0.035mm

扫频设置，需要加入一个0Hz(DC)的频率，方便联合仿真中DC的计算

Output plan设置，勾选上

把Edge Mesh-Auto determine edge width勾上

设置Model，使其产生EMmodel以便之后的版图联合仿真，完毕后点击仿真

上面版图的库出了点问题，把该版图复制，新建一个PCB文件Layout_test_2，复制进来后就发现EM Simulator不报错了，再把蓝色的PIN删除，重新加PIN，此时PIN都变成棕红色的了，表示在导电层cond。仿真结果如下

创建Symbol。设置如下

得到Symbol如下

12、版图和原理图联合仿真

新建原理图Co-Simulation_1，打开库文件，把上面的Layout_test_2加载到原理图中。将PA_S_Param的器件都添加到里面。点击版图，选择模型关联版图

仿真结果如下，小信号下S11频偏有点严重，增益18.67dB，系统稳定

大信号仿真

新建原理图Co-Simulation_2，把上面原理图复制进来，失效一些器件

创建Symbol，方法和上面一样

把Co-Simulation_2添加到HB1TonePAE_Pswp中，使之前的PA_Symbol失效

【报错5】运行时报错说Symbol的P1没有产生网表

解决方法：选择上仿真的View为symbol即可

仿真结果如下，指标还能再优化