实验目的

 根据补码加法器的模型，理解数据流及其时序关系。

 掌握加法器实现补码加、减运算的基本原理。

实验方案

    本实验运算器模型，可分为数据运算以及符号位的产生两部分。

图10  补码加、减运算器结构图

实验要求

• 数据宽度为4位，设计出实验线路图。
• 设计试验步骤。
• 使用开关进行数据加载，完成补码加、减运算。
• 符号位运算采用双符号位，累加器应有清零控制。
• 通过指示灯观察运算结果，记录实验现象，写出实验报告。

参考器件

累加器选用一片74LS273；加法器用两片74 LS283；原、反码控制器用一片74LS86.

溢出判断用一片74LS86。

实验内容

设计二进制补码加法器，数据宽度为 4 位，设计出实验线路图。设计试验步骤。使用 开关进行数据加载，完成补码加、减运算。符号位运算采用双符号位，累加器应有清零控 制。通过指示灯观察运算结果，记录实验现象，写出实验报告。累加器选用一片 74LS273； 加法器用两片 74 LS283；原、反码控制器用一片 74LS86。溢出判断用一片 74LS86。键 1- 键 4 为输入数据 a1-a4，DOUT1 为输入 f，键 5 键 6 为输入 c1,c2，键 7 为输入 CLR，键 8 为 输入 CLK。

实验原理图

实验步骤

（1）按要求设计并输入电路图，进行编译、引脚锁定、下载，

（2）选择实验台工作模式 5，键 1-键 4 为输入数据 a1-a4，DOUT1 为输入 f，f 为 0 高 电平有效，f 为 1 低电平有效，键 5 键 6 为输入 c1,c2 两位符号位，键 7 为输入 CLR 置零， 低电平有效，键 8 为输入 CLK 产生时钟脉冲。输出 D1-D4 为数据位，D5D6 为符号位、D7 为 判断溢出位。

（3）观察实验结果，写实验报告。 

实验结果

（1）输入 f 为 1，输入 a4-a1 为 0001，输入 c1c2 为 00，输入 CLR 为 1，CLK 由 0 变为 1， 输出数据 1110，符号位 11，溢出位 0，符合预期

（2）输入 f 为 0，输入 a4-a1 为 1111，输入 c1c2 为 00，输入 CLR 为 1，CLK 由 0 变为 1 两 次，输出数据 1110，符号位 01，溢出位 1，符合预期

（3）输入 f 为 0，输入 a4-a1 为 0011，输入 c1c2 为 00，输入 CLR 为 1，CLK 由 0 变为 1 一 次，输出数据 0011，符号位 00，溢出位 0，符合预期

（4）输入 f 为 0，输入 a4-a1 为 0100，输入 c1c2 为 00，输入 CLR 为 1，CLK 由 0 变为 1 一 次，输出数据 0111，符号位 00，溢出位 0，符合预期

（5）输入 f 为 0，输入 a4-a1 为 1111，输入 c1c2 为 11，输入 CLR 为 1，CLK 由 0 变为 1 一 次，输出数据 1111，符号位 11，溢出位 0，符合预期

（6）输入 f 为 0，输入 a4-a1 为 0010，输入 c1c2 为 00，输入 CLR 为 1，CLK 由 0 变为 1 一 次，输出数据 0001，符号位 00，溢出位 0，符合预期

（7）输入 f 为 0，输入 a4-a1 为 0010，输入 c1c2 为 00，输入 CLR 为 0，CLK 由 0 变为 1 一 次，输出数据 0000，符号位 00，溢出位 0，符合预期