模拟电路版图的艺术——电阻和电容的匹配

大部分集成电阻电容有±20%~±30%的误差，这些误差比相应的分立器件大很多，但这并不会阻止集成电路向着高精度匹配的方向发展，集成电路的所有器件都制作在同一个硅片上，所以他们经历的工艺条件相似，如果一个器件的值增加了10%，那么所有类似的器件都会有相似的增加。在同一集成电路中两个相似器件的比率可以优于±1%，在很多情况下，甚至优于±0.1%。为获得确定的常数比率而专门制作的器件称为匹配器件。模拟集

DividedBow

16275人浏览 · 2021-09-09 12:09:05

DividedBow · 2021-09-09 12:09:05 发布

模拟集成电路的精度和性能一般都依靠器件匹配获得，许多机制都会影响匹配，目前人们对其中的大部分有所了解，同事版图设计者已经找到了减小其影响的方法。本章涉及匹配电阻和电容的设计，其中大部分内容也可以应用于其他器件的匹配。

1.1 失配的测量

两器件的失配通常表述为测得的器件比率相对于预期比率的偏离，假设设计者设计了一对10KΩ的匹配电阻，制作完成后其中一对的电阻值分别为12.47KΩ和12.34KΩ，两电阻的比率等于1.0105，或者说比预期比率1.0000约大1%，因此这对电阻表现出约1%的失配。

失配的概念还可应用于比率不是1：1的器件，任何两个器件之间的失配等于其测量值的比率与预期值比率之差除以预期值比率。最后一步除以预期值的比率使结果标准化，因此与原始比率无关，如果预期值分别是 $X_{1}$ 和 $X_{2}$ ，测量值分别是 $x_{1}$ 和 $x_{2}$ ，那么失配为

上式计算了一对具体器件的失配，对另一对器件进行同样的测量会得到一个不同的失配。测量大量器件会得到随机分布的失配结果。对少量器件样品的失配分布进行分析能够使设计者确定可能不符合设计要求的器件的百分比。为了使分析能够得到有效的结果，样品必须能够公正的代表工艺的性能。理想情况下，样品应该包含50~100个器件，他们应该从至少3批晶圆中随机抽取的10片晶圆上的任意位置。当选择样品的时候。应该遵循以下的原则：

样品应该包含不少于20个器件，至少包含30个器件更好。

样品中应该包含至少从三片晶圆中抽出的器件。每片晶圆提供样品的器件数应该近似相等。

应该从一批晶圆的不同位置选择晶圆。一个三片晶圆样品中的晶圆应该分别取自这批晶圆的前部、中间和后部。

器件样品应该从每片晶圆上的随机位置选取

如果可能的化，样品应该包含从多批晶圆中选取的晶圆。

错误处理或者重做的晶圆不能准确地代表工艺，因此不能做表明特性之用。

如果可能的话，样品单元应该使用与正式产品一样的线框和封装体进行封装。

当所有样品单元完成测试，必须对所得数据进行统计分析，下面是给出的简化流程是一个很好的例子：

假设样品包含N个单元，计算出的他们的失配分别为 $\delta _{1}$ ， $\delta _{2}$ ， $\delta _{3}$ ，... $\delta _{n}$ 。这些失配值的符号很重要，为了使后面的计算有意义，必须保留这些符号。基于计算出的失配结果，可以得出平均适配 $m_{\delta }$ 。这个平均值等于所有失配的和除以样品单元总数N，或者是

$m=\frac{1}{N}\sum_{i=1}^{N}\delta _{i}$

这个求和函数代表了单个失配之和。一旦计算出平均值，就能得出失配的标准偏差 $s_{\delta }$

$s_{\delta } = \sqrt{\frac{1}{N-1}\sum_{i=1}^{N}(\delta _{i}-m_{\delta })^{2}}$

平均值 $m_{\delta }$ 用于衡量匹配器件间的系统失配或者偏差。系统失配由以同样方式影响所有样品的机制引发。考虑一对匹配的基区电阻，阻值分别是2KΩ和4KΩ，由两端具有接触孔的条状基区扩散形成，两个电阻有同样的接触电阻，为了便于讨论，假设都是100Ω，接触孔使得2KΩ电阻增加了5%，而仅使4KΩ电阻增加了2.5%，每对电阻都表现出同样的不平衡，所以接触电阻代表了一种系统失配。把电阻都分为2KΩ的电阻段可以消除这种失配。此时2KΩ电阻包含一个2KΩ的电阻段和100Ω的接触电阻，电阻值增加5%。而4KΩ的电阻包含两个2KΩ的电阻段和共计200Ω的接触电阻，电阻值也增加5%。因此两分段电阻的值增加了相同的百分比，所以不再表现出系统失配。

标准偏差量化了由于工艺条件或者材料性质的统计波动而引起的随机失配。尽管这些波动时半导体生产中不可避免地一部分，但是如果能够找到引起他们的潜在原因，就有很可能减小波动的幅值，下图的柱状图表示了30个单元的失配，如果增加单元数，柱状图的形状会发生变化，但是如果原来就包含20个或30个单元的失配，那么平均值和标准偏差的波动相对极小。

1.2 失配的原因

随机的失配来自尺寸、掺杂、氧化层厚度及其他影响器件值参数的微观波动，尽管这些统计波动不能被完全消除，但是通过合理选择器件值和尺寸能够将这些影响减到最小。

系统失配源于工艺偏差、接触电阻、电流的不均匀流动、扩散相互影响、机械应力、温度梯度及许多其他原因，设计匹配器件的一个主要目的就是使他们对引起系统偏差的各种原因不敏感。下面将讨论已知的一些引起失配的主要原因以及克服这些失配的技术。

1.2.1 随机变化

所有器件在尺寸和构成上都表现出微观的不规则性，这些不规则性分成两大类：一类只发生在器件边缘，另一类则发生在整个器件上，前者称为边变化(peripheral variation), 因为它们与器件的周长成比例；后者称为面变化(areal variation),因为与器件面积成比例。大部分集成器件的匹配主要取决于面变化。

面变化可以用下面的公式来建模:

$s = m\sqrt{\frac{k}{2A}}$

m和s分别是有源面积为A的器件的某一参数的平均值和标准差。比例常量k叫做匹配系数，这个系数的幅值取决于失配源。不同类型的器件具有不同的匹配系数，他们之间相差很大，看上去相似但生产工艺不同的器件也有不同的匹配系数。为了提供定量的正确结果，必须知道所研究的具体器件在具体工艺下的匹配系数，即使不知道匹配系数的具体值，通过对该公式的研究也可以得到很多有价值的结果。

两个器件之间失配 $s_{\delta }$ 的标准偏差为

$s_{\delta } = \sqrt{(\frac{s1}{m1})^{2}+(\frac{s2}{m2})^{2}}$

$m_{1}$ 和 $m_{2}$ 是每个器件所研究参数的平均值， $s_{1}$ 和 $s_{2}$ 是该参数的标准偏差，上面介绍的这两个式子构成了计算各种类型集成器件随机失配的基础。

1.2.2 电容的失配

对于平板电容的情况，令我们感兴趣的自然是电容值，当忽略系统误差的时候，电容器的平均值等于电容值C，此外器件的面积A正比于电容，则对于面变化的建模公式可以化简为：

$s = \sqrt{\frac{K_{C}C}{2}}$

上式中， $K_{C}$ 是电容的失配系数，与电容的单位相同·，上式可以用于计算任何电容之间的失配。最简单的情况是两个匹配电容，每个电容值都是C，通过上式可以得到电容之间失配的标准偏差：

$s_{\delta }=\sqrt{\frac{K_{C}}{C}}$

上式阐明了电容尺寸和电容匹配之间的基本关系。为了把随机失配减小到原来的1/N，电容必须增加到原来的 $N^{2}$ 倍，把随机失配减到很小的尝试很快就会处于得不偿失的境地。相当精确的匹配电容只能通过校正得到。

上式只涉及到两个等值匹配电容的情况，更一般的是：任意；i盎格电容C1和C2之间的失配为：

$s_{\delta } = \sqrt{\frac{K_{C}(C_{1}+C_{2})}{2C_{1}C_{2}}}$

对该式的研究表明，匹配电容中的较小者对失配起主要作用，这说明不宜采用大电容比例，如果较小的电容被做的很大以保证合理的匹配，那么较大的电容会消耗过多的面积，一些设计者试图通过采用器件串联构造小电容的方法避开这个问题，如果没有下极板寄生效应，这种方法会非常有效，这些寄生效应使得通过串联方式制作具有明确且可控电容值的电容器非常困难。只要可能，电路中应该避免使用大比例的匹配电容。

1.2.2电阻的失配

考虑一个简单的矩形电阻器的情况，电阻面积A等于边长L乘以宽度W，同样，电阻值等于薄层电阻乘以边长度除以宽度 $R_{S}$ ，通过这两个关系可以得到：

$A = \frac{R}{R_{S}}W^{2}$

则代入最初的公式中，可得标准差

$s = \frac{1}{W}\sqrt{\frac{k_{R}R}{2}}$

上式中的 $k_{R}$ 是电阻失配系数，单位是Ω· $\mu m^{2}$ , 该式可以用来确定两个电阻之间的失配。最简单的情况就是具有相同宽度和相同电阻值R的两个匹配电阻。进而可以得到电阻间失配的标准偏差为：

$s_{\delta } = \frac{1}{W}\sqrt{\frac{k_{R}}{R}}$

上式阐明了决定电阻匹配的两个基本关系：第一，随机失配与电阻平方根成反比。这个关系与电容匹配关系相同，对于电阻和电容而言，必须把值增大为原来的4倍才能使失配变为原来的1/2；第二，随机失配与电阻宽度成反比。保持一对匹配电阻的阻值不变而将宽度加倍，失配变为原来的1/2，可以得到如下结论：大的匹配电阻可以做的比小的匹配电阻窄很多。

上式只涉及两个等值等宽度匹配电阻的情况。更一般的是：任意两个等宽度电阻的失配为：

$s_{\delta } = \frac{1}{W}\sqrt{\frac{k_{R}(R_{1}+R_{2})}{2R_{1}R_{2}}}$

两个不同尺寸电阻间的主要取决于阻值较小者，这与从电容中推得的关系非常相似。例如，由一个100KΩ的电阻和一个10KΩ的电阻串联构成的分压器将产生10：1的分压比，但是由于较小的10KΩ电阻的存在，该比例会发生很大变化。可以通过增加两电阻的宽度减小失配，但会使面积增加很大，另一个更好的方法就是把一些等值的电阻段并联起来构成这个较小电阻。如果R1只由一条宽度为W的电阻段构成，R2由 $N_{s}$ 个宽度为W，阻值为 $N_{s}R_{2}$ 的电阻段构成，那么

$s_{\delta }=\frac{1}{W}\sqrt{k_{R}(\frac{1}{R_{1}}+\frac{1}{N_{s}^{2}R_{2}})}$

对于刚刚讨论的10：1分压比的情况，只要把R2简单地改为由两个20KΩ的电阻段并联构成，总失配就近似变为原来的1/2，这种方式比同时加倍R1和R2的宽度所需的面积小很多。

失配系数 $k_{R}$ 取决于所研究的电阻本身的性质，对于多晶硅电阻，研究者发现

$k_{R} = \eta R_{S}d_{g}^{2}$

上式中， $R_{S}$ 是多晶的薄层电阻， $d_{g}$ 代表多晶硅晶粒的平均直径，η是一个无量纲的常量，典型值为2.上式只有在电阻宽度远大于平均晶粒直径的情况下成立，如果不是这种情况，那么匹配变得不确定。

1.3.1工艺偏差

硅片上生产出来的图形尺寸不会与版图数据的尺寸完全匹配，因为在光刻、刻蚀、扩散和离子注入过程中，图形会收缩或者扩张，图形的绘制宽度与实际测量宽度之差构成了工艺偏差。工艺偏差会在设计较差的器件中引入主要的系统失配。

对于宽度分别为2um和4um的匹配多晶硅电阻的情况，假设多晶硅刻蚀引入0.1um的工艺偏差，实际的宽度比等于(2+0.1)/(4+0.1),也就是0.512，这代表了不少于2.4%的失配！因为大多数工艺步骤至少有0.1um的偏差，版图设计者必须保证所有匹配期间对工艺偏差不敏感。实际上，对于匹配电阻，只要采用相同的宽度就可以消除工艺偏差。

工艺偏差也会影响电阻的长度，大部分电阻的长度是由他们的接触孔位置决定的，假设这些接触孔工艺偏差为0.2um，如果一个匹配电阻是20um长，另一个是40um长，那么由于该偏差引起的失配等于(20+0.2)/(40+0.2)或0.503，则表示系统失配约为0.5%，避免这一偏差的最简单的方式就是把匹配电阻分解成具有相同尺寸的电阻段，如果上面例子中的电阻都由20um的电阻段构成，那么电阻的比率等于(20+0.2)/[2×(20+0.2)], 或者说精确等于0.5。同样的方法已经表明能够消除由于接触电阻和电阻端头电流的非线性流动引起的系统失配。

工艺偏差也会对电容引入系统失配。假设有一对多晶硅-多晶硅电容器，其中一个为10um×10um，另一个为10um×20um，刻蚀偏差为0.1um。10um×10um电容器的实际面积为 $10.1^{2}\mu m^{2}$ , 或者说是102.1 $\mu m^{2}$ ,而10um×20um电容器实际的面积为(10.1 × 20.1) $\mu m^{2}$ , 或者 203.01 $\mu m^{2}$ 。这两个面积的比等于0.5029, 表示具有0.6%的系统失配。

在理论上，当匹配电容的面积-周长相等时，他们对工艺偏差不敏感，对于两个等值电容的情况，可以通过采用相同形状的电容来实现，通常把相同的匹配电容绘制成正方形。如果电容值不是成简单的比例，则问题变得更加困难。，尽管小电容仍要绘制成正方形，但大电容要绘制成矩形。假设小电容C1的尺寸为 $L_{1}\times L_{1}$ ，大电容C2的长L2和宽W2应该分别为：

$L_{2} = \frac{C_{2}}{C_{1}}(1 + \sqrt{1 - \frac{C_{1}}{C_{2}}})$

$W_{2}=\frac{C_{2}}{C_{1}}(1 - \sqrt{1 - \frac{C_{1}}{C_{2}}})$

上面两式中理论上消除了由于工艺偏差引起的系统失配，但实际上并非很有效，工艺偏差不是常量，实际上取决于所研究图形的尺寸。矩形电容的工艺偏差并不精确等于正方形，对于大比例的情况，问题变得更加严重，矩形电容也增加了周长波动对随机失配的影响，实际上，当电容比率大于1.5：1的时候，不应该根据上面两个式子来设计电容。这种情况下，设计者应该采用匹配子电容或单位电容阵列。

并不是所有的系统失配都是由于工艺偏差引起的，其他能够引起系统失配的机制包括版图移位、刻蚀变化、邻近效应、氢化作用、扩散相互影响、机械应力、热梯度、热电效应、电压调制、点和分散和介质极化。

1.3.2互连寄生

把器件连入电路的导线会引起系统失配。理想情况下，导线引入电路的电阻和电容可以忽略不计，但实际导线表现出的明显的非理想性会破坏精密电阻和电容的匹配，版图设计中适当地加以考虑能够减小或者消除这些非理想的影响。

当制作精确匹配电阻时必须考虑导线电阻，特别是电阻阵列中电阻段之间的跳线电阻。铝导线的典型薄层电阻为每方块50~80mΩ，相距很远的电阻段之间的金属跳线每根可能包含大约100个方块，从而表现出5~8Ω的电阻。每个通孔表现出2~5Ω的电阻。因此跳线的电阻可以高达20Ω。这很明显，导线电阻对于小电阻的影响更加大一些，考虑一个电阻阵列，每一个电阻段包含20个方块的薄层电阻为每方块20Ω的多晶硅，每个电阻段的值为1KΩ，一个10Ω的跳线将贡献1%的电阻段值，从另一方面来说，如果电阻段是由每方块200Ω的多晶硅构成，那么同样的跳线知识这个电阻段的0.1%，一般来说，只要电阻段小于500Ω，就要仔细地考虑跳线电阻，对于特别精确的电阻阵列，即使每一个电阻段高达1KΩ，跳线电阻也是一个影响因素。

很明显，可以通过增加单个电阻段的值来减小导线电阻的影响，然而通常会消耗更多的空间。另一种方式试图通过尽可能减小跳线长度和在一般只需要单个通孔的地方放置多个通孔来减小跳线电阻。还有一种方式是试图匹配跳线电阻。许多情况下，通孔电阻是跳线电阻的主要组成部分，所以高精度匹配可以通过简单地在每根跳线上插入通孔对实现的，这种方式并不总能够达到所期望的效果，因为通孔电阻可能会变化很大，当然，可以在一个通孔即可满足要求的每一点插入两个或更多的通孔。

精确匹配电容很容易受到导线寄生电容的影响，从而产生系统失配。例如在一个10k $\AA$ 厚的MLO上的金属导线的电容率为0.035fF/ $\mu m^{2}$ ，因此，如果忽略边缘电容的影响，一个1um宽、200um长的导线表现出7fF的电容，这是1pF单位电容的0.7%。

通过增加单个电容的尺寸可以实现导线电容最小化，但这常常并不可行，原因有很多，或者是出于面积的考虑，或者是电路需要特定的电容值，这些情况下，应该估计导线电容的影响，如果影响很大，应该调整各导线的长度，使他们的比率与对应电容的比率匹配。通过插入凸起或者加入一端不通的分支线，可以有效的增加导线长度，无论是哪种情况，互连导线的所有部分应该具有相同的宽度以保证边缘电容匹配。如果导线由不止一层的金属构成，匹配性要求每条导线位于不同层的金属比例相同，同样，如果一条导线的一部分被另一层金属覆盖，那么每条导线必须有相同比例的部分以相同的方式被覆盖。

1.3.3 版图移位

工艺工程师早已经注意到衬底表面的不连续并不总能狗完全复制到最终的硅表面，在外延生长的过程中，这些不连续常常会进行横向移位，这种效应称为版图移位，有时候这些不连续的各边偏移量不同，从而会引起版图失真，表面不连续在外延生长中偶尔会完全消失，从而引起版图冲失(pattern washout)

版图移位、失真和冲失是同一个潜在现象的不同表现，气相外延过程中，反应物分子吸附在硅表面，横向移动直到找到合适的位置使它们融入生长的晶格。晶格和表面交叉处暴露出的微台阶促进了某一特定晶向的晶体生长，并且随着外延的进行引起表面图形的移位。(111)面晶圆容易出现相对严重的版图移位和失真，使晶圆平面沿着<110>轴倾斜约4°可以使之最小化。（100）面晶圆的版图失真非常严重，但没有版图移位，使用略微倾斜的（100）晶圆可以减小版图失真，然而会引起版图移位。

版图移位的幅度取决于被吸附反应物的迁移率和晶向，更大的压力、更快的生长速率以及在反应物中采用氯作为替代原子都会增加版图移位，而更高的温度往往减小版图移位。在倾斜4°的(111)晶圆上采用二氯乙醛硅烷(dichlorosilance)进行LPCVD沉积会沿<211>轴方向出现50%~150%外延层厚度大小的版图移位。而用同样的条件采用四氯化硅(silicon tetrachloride)，将出现100%~200%外延层厚度大小的版图移位。

1.3.4 刻蚀速率的变化

通过刻蚀掺杂多晶硅膜可获得多晶硅电阻，至少在一定程度上，刻蚀速率取决于多晶硅开孔的形状，大的开口可以确保进入更多的刻蚀剂，因此小的开孔刻蚀速率快。与此相应，对大开孔边缘处侧壁的侵蚀要比小开孔的严重，这种效应使得距离很远的多晶硅图形比紧密放置图形的宽度要小，考虑下图周围没有其他多晶硅区域的只有3个多晶硅电阻的情况，电阻朝外的边成为大开口的侧壁，很快就会刻蚀完；电阻朝内的边称为狭长缝隙的侧壁，刻蚀速率很慢，中间的电阻没有向外的边缘，因此其最终宽度比其他电阻稍微大一些。

尽管这些刻蚀速率的变化很小，但足以产生严重的系统失配，假设10k $\AA$ 厚多晶硅膜的刻蚀具有90%的各向异性，那么其下部就会被刻蚀掉0.1um，向外边和向内边的下部刻蚀量之差只占总下部刻蚀量的很小一部分，或许是0。002um。尽管这个值很小，然而仍然是一个4um电阻宽度的0.5%。

· 当很多多晶硅条并排摆放时，只有阵列边缘的电阻条才会受到刻蚀速率变化的影响，虚拟(陪衬)电阻(dummy resistor)(或者说刻蚀保护环)常常添加到匹配电阻阵列的两端。来保证刻蚀的一致性。下图中的两种方法中的任何一种都可以形成虚拟电阻，不连接的虚拟电阻就是摆放在阵列两端的简单的多晶硅条，虚拟电阻和邻近电阻的间距必须与阵列中电阻的间距匹配，多晶硅图形宽度对刻蚀速率的影响很小，所以虚拟电阻的宽度可以比他们所保护的电阻小很多这种设计略显不足之处解释虚拟电阻没有电连接，因为对其进行隔离的氧化层是极好的绝缘体，因此静电荷能够在虚拟电阻上积聚，这种电荷会影响邻近电阻的性能。把虚拟电阻接地或其他合适的低阻节点可以消除所有静电调制的可能性。但是这种预防措施通常是不必要的。

另一种较少采用的形式是使用连续的环绕电阻阵列的多晶硅环制作虚拟电阻，干法刻蚀会产生很强的电磁场来产生和驱动反应离子。这些场与多晶硅环相互作用产生环路电流，在刻蚀的最后时刻影响刻蚀速率，建议使用上图所示的分离虚拟电阻代替闭合的环形电阻，如果必须使用环形结构，则应该在某处断开，来避免环路电流。

多晶硅-多晶硅电容器有着与多晶硅电阻一样的刻蚀速率变化，当对电容阵列进行匹配的时候，虚拟电容应该放置在电容阵列的四周，下图中带有接地虚拟电容的6个匹配多晶硅-多晶硅电容阵列，这里同样采用的是单独的条，而不是连续的环。注意其中已经绘制了第二层多晶硅，使得虚拟电容第二层多晶硅与电容第二层多晶硅的间距与相邻电容第二层多晶硅间的间距相同，通常应对虚拟电容进行电连接，从而使他们能够屏蔽杂散静电场对匹配电容的影响。设计者常通过复制匹配电容形成虚拟电容，人们认为这样做可以实现更好的匹配。虚拟器件的尺寸实际上对刻蚀速率没有什么影响，只要使用金属板覆盖阵列阻止边缘电场，就没有必要采用同样尺寸的虚拟电容。

1.3.5 光刻效应

光刻能够以不同的方式引入系统失配，曝光过程中会发生光学干扰和侧壁反射，显影过程中会发生刻蚀速率变化，这些机制会引起线宽的变化，对于较窄的图形结构（如电阻）要尤为注意。当光波通过类似于衍射光栅的狭窄缝隙（narrow slit）时，彼此间会发生有益的或有害的干涉，光盘表面或者包含诸如大功率MOS晶体管等规则结构的集成电路表面的鲜艳色彩就是由此类效应引起的。相似的效应也会发生在光刻曝光的过程中，远紫外光源用于产生比可见光更短的波长，因此只有在最窄的特征才能表现出明显的干涉效应，实际上，尺寸等于或大于1um的器件不受干涉引起的失配的影响，除非绝对必要，否则匹配器件不能采用亚微米尺寸，因此干涉几乎不会成为问题。

光刻曝光过程中，开孔侧壁会对光进行反射，光刻掩模版早就开始采用抗反射涂层（ARC），相似的图层常常在使用光刻胶前采用甩胶的方法涂到晶圆表面来减小晶圆自身的反射，这些预防措施在很大程度上消除了反射引发的失配，但由于存在从近邻结构反射的可能性，非常窄的图形仍然会引起问题，这里需要再次强调，匹配器件应该避免使用亚微米图形。

在光刻胶显影时，可能发生刻蚀速率变化，显影时，晶圆的旋转加剧了晶圆外围显影速率的变化，这是因为离心力使得显影剂向外流。光刻胶图形面向晶圆中心的边获得最大量的新鲜显影剂，刻蚀最快。研究者已经报道对于0.4um宽的电阻由0.4%的系统失配。显影时降低晶圆的旋转速率能够减小光刻胶的显影变化，但是最好的解决办法时对所有需要匹配的器件增加虚拟单元，无论这些器件是通过淀积还是扩散的方法得到的。

1.3.6 扩散相互作用

形成扩散区的杂志并不都存在于结边界之内，考虑在N型外延层上进行p型扩散的情况，扩散区中心处的受主杂质浓度远远高于施主杂质浓度，这个区域的硅是P型，越向外移动，受主杂质浓度越低，而施主杂质浓度不变，在冶金结处受主杂质浓度等于施主杂质浓度。冶金结外的受主杂质浓度低于施主杂质浓度，硅变为N型。在冶金结外某处，受主杂质浓度降低到可忽略的数量级。位于冶金结外的那部分杂质称为扩散区的尾部。

两个相邻扩散区的尾部将相互交叉，如果二者是相同类型的，则他们的尾部相加，两扩散区相互增强，与两扩散区相互分开的情况相比，他们的薄层电阻略微减小，宽度稍稍增加，如果两扩散区掺杂类型相反，则情况恰好相反，相交的尾部彼此削弱，使二者的薄层电阻都略微增加，而宽度稍稍减小。

扩散的相互作用对匹配的影响与前面讨论过的多晶硅刻蚀速率的变化的影响类似。阵列边缘的电阻与阵列中间的电阻相比阻值略有不同，在阵列的两端加入虚拟电阻(dummy)可以消除这个系统失配，这些扩散形成的虚拟电阻必须和其他电阻具有相同的宽度，以保证其掺杂分布匹配。悬浮扩散区会增加闩锁效应的敏感性，所以要对虚拟电阻进行电连接。

即使是普通的失配电阻，设计版图时通常也要消除扩散区的相互作用，同时不明显地增加芯片面积。

下图A显示一个版图结构很差的折叠电阻，该结构不仅转弯处的间距不一致，而且基区端头也紧邻电阻体区。而下图B中的版图把电阻电阻端头稍微延长到阵列外，从而减小了出现扩散相互作用的可能性，因为紧凑的折叠结构能够补偿基区端头延申所消耗的面积，所以这种修改不需或只需增加很小的面积。下图C中的版图显示了另一种类型的扩散相互作用，一个HSR电阻合并到一个包含深N+侧阱的隔离岛内，深N+区的横向扩散大于其他大部分类型的扩散，所以出现不希望的扩散相互作用的机会更大，重掺杂磷的深N+区可产生晶格缺陷，可通过一个与发射区外推类似的机制增加邻近区域的扩散速率。当这两种机制互相增强的时候，会产生严重的扩散相互作用影响，下图D则是一种更加谨慎的版图，他把深N+侧阱放在电阻一个端头之后，从而对器件的电阻值只有很小的影响或没有影响。

1.3.7氢化

金属化系统的淀积和刻蚀过程中会引入氢，氢渗入氧化层并在其中作为可动离子，当氢原子扩散到硅区的边缘处时能够通过两种机制中的任意一种影响器件的工作。第一，氢原子能够与悬挂键结合，从而消除表面态，第二，氢原子实际能够扩散进入硅中，与硼原子形成弱的分子化合物，这些化合物在室温下不电离，所以化合后的硼原子不再起受主作用，这种机制被称为氢补偿。氢通过消除晶粒间界的悬挂键和氢补偿能够影响多晶硅电阻的阻值，后一种机制只出现在P型电阻中，因为晶粒间界对多晶硅电阻率起决定作用，所以即使在P型电阻中它也只是起很小的作用。

氢不能扩散穿过金属，而且金属化系统中采用的某些材料(如钛等)都会强烈地吸附氢，因此氢化作用引起的变化常常发生于芯片金属化部分和暴露部分之间。特别是多晶硅电阻上面存在金属板或导线会严重影响它们的值。观察显示，金属化和非金属化电阻间的系统失配超过1%，尽管金属化诱发应力无疑也起到了作用，但目前氢化作用被认为是引起这些失配的主要原因。距离金属板边缘几微米的电阻表现出与金属板下电阻相似但是略小一些的系统失配，这一观察结果说明氢化起到了主要作用。

一个电阻阵列中各部分之间的互连能够产生很大的金属化诱发失配。下图A中的电阻阵列显示了一种流行的互连结构，其各部分之间的跳线内折到电阻之上以节省面积，各电阻段上的金属覆盖量的不同会导致金属化诱发失配。下图B中的电阻阵列显示了另一种互连方式，跳线外折可减小金属对电阻有源区的交叠量。即使已采取了通过加入虚拟金属线匹配内折阵列中各部分的金属覆盖量的措施，但是经验表明外折方式一般能够提供更好的匹配，向外折叠的阵列需要通孔，这些通孔要引入他们自己的失配。

实际中，另一种能够消除金属化诱发失配的方法就是使用第一层金属板尽可能多的覆盖阵列，只让接触孔端头从金属板两端的下面露出。第二层金属跳线可以内折到第一层金属屏蔽层上，而不引入氢化作用诱发失配。金属板具有一定的机械柔性，通过释放上层金属形成时产生的应变减小了机械应力。任何情况下，屏蔽层都应该连接到电路的一个静态节点，以使它能够作为静电屏蔽层使用。

如果可以选择的话，应该尽量使用磷电阻而不是硼扩散电阻，磷不受氢补偿影响，而且磷可选择性地积累在晶粒间界处，并能够减少悬挂键地浓度，然而在选择掺磷多晶硅作为电阻材料之前，应该首先比较每种类型相似电阻间地随机失配，从而确定掺磷多晶硅的随机失配是否大于其他材料。

1.3.8 机械应力和封装漂移

硅具有压阻特性，在受到压力的情况下电阻率会发生变化，当受到的压力不同时，精确电阻之间就会产生失配，因为机械应力对普通电介质的大小和介电常数几乎没有影响，所以几乎不会对电容产生影响，尽管匹配良好的电容比匹配良好的电阻的系统失配小，但并不是所有电路都只使用匹配电容。现在人们正在开发减小电阻应力灵敏度的版图技术，并且，应力问题的严重程度还取决于具体的封装方法。

金属壳和密封陶瓷封装产生的应力最小，尽管金属管座和硅管芯的热膨胀系数相差很大，但用于固定管芯的环氧树脂能够吸收产生的机械应力，尽管成本高且不是很方便，然而精密集成电路仍通常使用金属壳或陶瓷封装，因为没有其他的方法能够获得如此低的应力环境。

由于具有低成本和机械强度高的优点，因此绝大数集成电路都采用塑料封装。遗憾的是，塑料封装会对管芯造成很大应力，塑料封装材料的热膨胀系数约为硅的10倍。环氧树脂在高温下(典型值为175℃)注入到模具中，热的树脂中发生的化学变化使之快速固化，随着被封装器件的冷却，由于硅和环氧树脂热膨胀系数之差产生的残余应力将永久封存在被封装的器件中，封装前后电学参数的测量结果显示出这种变化，称为封装漂移（package shift）,它与残留应力的大小成正比。

引起封装漂移的应力可分为两大类，第一类应力从整体上影响管芯，而且只沿着管芯表面缓慢变化。第二类是高度局部化的应力，他们的影响非常随机，这些应力是由塑料封装中添加的填充物产生的，典型密封剂的主要成分是小颗粒硅石，其中大部分硅石的直径都在15~150um之间，且具有棱角，如果一填充物颗粒正好位于匹配器件的上方，那么随着密封后塑料收缩，填充物颗粒就会被推入管芯表面，产生的填充物诱发应力(filler-induced stress)的作用范围在直径为几十微米的区域内，但是他们的值很大，有证据显示这种应力能够彻底切断较窄的上层金属线。由于填充颗粒分布的随机性，各单元的封装漂移表现出巨大的差别。填充物诱发应力引起的失配的平均值和标准偏差大小相似。第一类应力引起的失配的平均值远大于标准偏差。填充物诱发应力引起的失配的标准偏差高达2%。

封装后校正被认为是解决封装漂移的好办法，特别是对于填充物诱发应力引起的封装漂移。遗憾的是，封装后校正的作用常常被夸大，封装单元的初始变化实际上几乎能够完全消除，但是封装漂移的大小随温度变化很大，如果一个单元从25℃加热到125℃，则封装漂移几乎会消失，如果一个单元从25℃冷却到-40℃，封装漂移则可能加倍。很明显，封装漂移对温度漂移的影响与封装漂移对初始失配的影响同样值得注意。一些设计者认为，多温度测试能够用来校对初始失配和各单元的温度漂移，但实际情况并不是这样，如果器件长期工作在高温下，封装漂移会逐渐增加。这种影响是统称为长期漂移的不稳定因素中的一种。这种影响源于热的塑料之中逐渐发生的使之缓慢收缩的化学变化。无论这些变化的本质是什么，他们的表现就是使封装漂移随时间增加。

另一种能够显著减小填充物诱发应力的办法就是采用一种具有机械柔性的特殊保护层。由于填充物颗粒压入保护层并使保护层发生弹性形变，因此吸收了大部分应力，为了达到预期效果，保护层的厚度必须和填充物颗粒直径相近或者至少为10~30um。

1.3.9 应力梯度

影响整个管芯的机械应力产生了规则的应力图形，恰当的版图设计能够减小这些图形及其对电学参数产生的影响

压阻效应

（100）硅片的压阻系数随着方向和掺杂的不同而不同，N型（100）硅晶片沿<100>轴表现出最大的压阻系数，沿<110>轴表现出最小的压阻系数。因此，如果N型的扩散或离子注入电阻沿<110>轴设置，将表现出最小的应力灵敏度。晶圆的一个<110>轴与主晶圆平边平行，而其他的<110>与之垂直。因为管芯参照晶圆平边进行行和列的摆放，版图X轴和Y轴对应于所期望的<110>轴，因此水平或垂直摆放N型单晶硅电阻就能够使他们的应力灵敏度最小化。

P型(100)硅晶片沿<110>轴表现出最大的压阻系数，沿<100>轴表现出最小的压阻系数，因此，如果P型扩散或离子注入电阻沿<100>轴设置，则将表现出最小的应力灵敏度。(100)晶圆的<100>轴相对于晶圆平边旋转45°，因此，通过P型单晶硅电阻与版图的X轴和Y轴成45°摆放，就能够是他们的应力灵敏度最小化，采用这种摆放方法，P型单晶硅电阻的压阻系数实际上降为0。而对于N型电阻，即使沿最优方向摆放，依然会存在一定的压阻系数，这就是人们倾向使用P型单晶硅电阻的原因之一。

(111)晶圆的压阻系数不随方向变化，尽管不存在倾向某一方向的原因，但是（111）硅片上的多数电阻都沿着垂直或者水平方向摆放以简化封装和互连。只要掺杂浓度不超过 $10^{18}$ 原子 $/cm^{3}$ ,单晶硅的压阻系数几乎不受掺杂浓度的影响，几乎所有的匹配电阻都采用非常低的掺杂浓度，所以低薄层电阻和高值薄层电阻材料在压阻系数上没有很大的差别。

多晶硅是各向同性材料，所以各个方向的压阻系数相同，压阻系数的大小随着多晶硅电阻率的增加而降低。通常用于制作电阻的轻掺杂多晶硅受应力的影响相对较小。(100)硅片上的<100>方向P型扩散电阻比多晶电阻有更低的应力灵敏度，但是多晶电阻有更好的整体匹配性，因为他们不像大部分扩散或离子注入电阻那样受到电压调制作用的影响。

1.3.10 梯度和质心

下图显示了典型集成电路的应力分布，途中忽略了由于填充物诱发应力引起的局部变化。左下角称为等压线图，这些曲线显示了管芯表面不同点的应力大小，每一条等压线上的点具有相等的应力强度。应力强度从中间的最小值到4个角处的最大值。等压线图上面的图形显示了沿一条切开管芯的水平线上的应力强度分布，而右边的图形表示沿着一条切开管芯的垂直线上的应力强度分布。通过把这两个图和等压线图进行比较，等压线图的本质将变得非常明显。

等压线的间距提供了关于应力分布的额外信息。当等压线距离很近的时候，应力强度变化很快，而在等压线距离很远的位置，应力强度变化很慢。应力强度变化率称为应力梯度，该梯度在管芯的中央具有最小值，随着向边缘移动慢慢增加。管芯4个角的应力梯度比其他任何点都要大很多。

匹配器件应该尽量靠近以减小他们之间的应力差，尽管器件的有限尺寸似乎限制了他们之间的最短距离，然而一定的版图技巧能够形成相当小的有效间距。下面的分析假设匹配器件之间的区域的应力梯度近似为常量，如果将匹配器件排布形成尽可能紧凑的结构，则通常是一个合理的假设。

两个匹配器件之间的应力差正比于应力梯度和间距的乘积，为了便于计算，可以通过平均器件各部分对整体的贡献计算出每个器件的位置，得到的位置为器件的质心。矩形器件的质心位于他的正中心，通过应用质心对称原理，经常可以确定几何图形的质心，该原理表明图形的质心一定位于该图形的任一对称轴上，下图显示了如何通过这一原理确定矩形和狗骨形电阻的质心，版图中用到的所有图形的质心都能用类似的方式确定。

应力对电阻的影响可以根据压阻系数、质心位置和应力梯度求出，两电阻间应力诱发失配的大小为

$\delta _{s}=\pi _{cc}d_{cc}\triangledown S_{cc}$

上式中， $\pi _{cc}$ 是沿两匹配器件质心连线的压阻系数， $\triangledown S_{cc}$ 是沿同一条线的应力梯度， $d_{cc}$ 等于两质心的间距，应力梯度的高阶项通常比线性项小很多，所以在上式中被忽略，这个公式揭示了降低应力灵敏度的一些方法，第一，设计者可以通过选择合适的阻性材料或者将电阻沿着具有最小压阻系数 $\pi _{cc}$ 的方向排布减小压阻系数；第二，设计者可以通过将期间设置在适当的位置或者选择低应力封装材料降低应力梯度 $\triangledown S_{cc}$ ，第三，设计者可以减小器件质心的间距。

下面将主要讨论如何减少质心的间距 $d_{cc}$

共质心版图

假设一个匹配器件被分成几部分，如果这些部分是相同的，且他们被摆放成对称结构，那么该器件的质心位于穿过阵列的对称轴的交叉点。实际上，可以通过设置两个阵列化的器件使他们有相同的对称轴，如果实现这一点，那么质心对称原理可确保两器件的质心重合，下图A显示了这种公质心版图：

共质心版图中应力诱发失配等于0，这是因为质心的间距等于0，实际上并不是这样因为这种分析忽略了应力梯度的高阶项，尽管如此，共质心版图仍是单步减小大范围应力诱发失配最有效的技术，遗憾的是，共质心版图对填充物诱发失配没有效果，因为这类失配具有高度的局部化，因而不能对应力梯度采用简单的线性近似。

上图显示了3个匹配器件阵列沿一维排布得到的共质心版图实例，这些类型的版图称为叉指阵列，因为一个器件的各部分与另一个器件的各部分形成叉指结构，如同两只手相互交叉的手指一样。上图A所示叉指阵列包含两个器件，每个器件包含两个部分。如果器件用A和B表示，那么各部分的摆放遵循叉指结构——ABBA，该图形有一条对称轴将其评分成两个镜像。第二条对称轴水平穿过阵列，但是该对称轴源于单个部分的对称性，而不是叉指结构的对称性。

因为一个器件的两个部分分别占据了阵列的两端，所以采用叉指结构ABBA的阵列需要虚拟器件，一些设计者更喜欢采用ABAB阵列形式(如上图B)，它们错误的认为这种结构不需要虚拟器件，但是，无论采用的结构是ABBA还是ABAB，省略虚拟器件都会导致失配，应该避免采用ABAB结构，因为两个器件的质心没有完全对准，形成的间距使得器件易受应力诱发失配的影响。

不同尺寸的器件也能够形成共质心版图，上图C显示了采用ABA结构实现2：1比例的一个例子。如果阵列两端的器件是电阻，那么他们可以串联或者并联；如果是电容，它们只能并联，因为串联时由于上下极板的寄生电容不同，从而会引入失配。更加复杂的图形能够提供更多比率的匹配，尤其是当电阻既可以串联，又可以并联的时候。下表列出了许多其他的叉指结构，用星号标记的结构质心没有完全对准，在所有这样的情况下，采用更多的分段能够实现完全对准。

设计一个叉指阵列，首先要确认组成阵列的所有器件，匹配器件要分组，任何一组中的所有器件必须排布在同一个阵列中。不彻底理解电路的工作原理就不能确定匹器件的分组，因此电路设计者必须确定匹配器件的分组，并且把这个信息告诉给版图设计者。

一旦确定了组成阵列的器件，则必须将它们划分成几段，这一步并不是很简单，设计者应该首先查看是否所有的值都有最大公因子，例如，两个阻值为10KΩ和25KΩ的电阻有一个最大公因子5KΩ，阵列可以由一系列等于最大公因子的部分组成，例如10KΩ和25KΩ的电阻组成的阵列可以排布成7个5KΩ的电阻段。

如果没有最大公因子，可尝试使用最小器件的值作为分段值，并根据这个值来确定其他器件的分段数。如果任何器件需要一个值小于70%完整段的部分段时，试着把最小器件的值除以逐渐增加的更大整数(2, 3, 4...)，直到找到一个不再需要小的部分段(partial segment)的值。例如，假设必须将39.7KΩ和144.5KΩ的电阻设置成阵列，如果选择分段阻值为39.7KΩ，那么144.5kΩ需要3.638个分段，这需要一个63.8%的部分段，所以我们把较小的器件除以2，取分段值为19.85KΩ，这个时候较大电阻需要7.280个分段，需要一个28%的部分段，把较小电阻除以3，所得分段值13.233KΩ，大电阻需要10.920个分段，此时，这个阵列中没有部分段小于完整分段值的70%，因此这个阵列由13个13.233KΩ的分段和一个12.174KΩ的分段组成，在少数情况下，该过程会产生一个非常小的分段值，设计者应该尝试较大的分段值，并使得所有的匹配电阻军不包含小于完整段70%的部分段。某些情况下，设计者必须容忍小的部分段的出现。

一旦阵列分段完毕，就应该选择一个合适的叉指结构，最好的叉指结构应该遵守下表列出的所有4条共质心版图规则，一致规则表述了匹配器件质心至少应该近似一致，没有遵循一致性规则的版图会比遵循一致性规则的版图表现出更大的应力敏感性。对称规则表明阵列应该关于X轴和Y轴对称。一维阵列应该从其叉指结构得出一条对称轴，例如ABBA结构阵列有一个把他平分成两个镜像(AB和BA)的对称轴，一维阵列必须根据各段的对称性得到其第二条对称轴，对于电阻和电容而言，这不会成为一个问题，因为所有的分段都是对称图形。

分散规则表明每个器件的各段应该尽可能均匀地分布在整个阵列中，分散度通常一目了然，但可通过计算重复分段数目(runs)实现部分量化，例如，结构ABBAABBA包含三个重复分段，每个重复分段中有两个分段，而结构 ABABBABA只包含一个含有两个分段的重复分段，因此后者的结构比前者更加分散，分散有助于减小共质心阵列对高阶梯度的灵敏度，因此对于受到大应力梯度影响或者分布很广的阵列，分散性就显得尤其重要。

紧凑性规则表明阵列应该尽可能紧凑，理想情况下，阵列结构应为正方形，但实际中，很多宽长比为2：1甚至3：1的阵列也不会受到很大的影响，如果阵列的宽长比超过2：1，那么应该考虑把阵列分成更多或者更少的分段。如果阵列由一些长分段构成，则应尝试把每个分段分成两个部分，使分段数加倍，由许多短的或小的分段组成的阵列特别适合下面要讨论的二维阵列。

到目前位置，所讨论的所有共质心版图只是沿一维将器件排布成阵列，这样的一维阵列器件从其叉指结构可以得到一条对称轴，从分段的对称性可以得到另一条对称轴，所有的分段也可以排布成二维阵列，并从其叉指结构中得到两条对称轴，一般这种设置比一维阵列能够更好的消除梯度的影响，这主要是因为二维阵列具有更好的紧凑型和分散性，。一些设计者认为二维阵列总是比相应的一维阵列好，但事实却不总是这样，如果阵列小，那么随机失配将超过由应力梯度引起的系统失配，这两种类型的阵列之间没有什么区别。

下图A显示了两个匹配器件，每个匹配器件由两个分段组成，排布成两行两列的阵列，这种排布通常称为交叉耦合对。电阻很少排布成交叉耦合对形式，因为所得阵列一般都具有不恰当的宽长比。电容、二极管、晶体管经常排布成紧凑的交叉耦合对，如果匹配器件足够大，能够分成两个以上的分段，那么交叉耦合对能够进一步细分为下图B所示的结构，该阵列比交叉耦合对更分散，因此更不容易受高阶梯度的影响，这种二维叉指结构能够在两个方向上无限延申。

形成一维阵列的规则同样适用于二维阵列，各分段的排布应该使阵列有两个或者更多的对称轴相交于匹配器件重合的质心。下表列出了一些二维阵列叉指结构的实例。

位置和方向

共质心版图没有消除的残留应力灵敏度与应力梯度的幅值成正比，因此匹配器件应排布在管芯上应力梯度最小的区域。如下图所示，管芯中央附近很大的区域内应力梯度下降到极小值，因此匹配器件的最佳位置在管芯中间附近。沿着管芯外围的应力梯度在管芯各边的中点处达到一个相似的极小值，在长边中点达到最小。如果匹配器件必须沿管芯外围放置，那么他们最好位于管芯一条长边的中央。匹配器件绝不能放在4个拐角附近，因为那里的应力强度和应力梯度都达到最大值。

管芯表面应力分布的对称性可用来进一步改善匹配特性，多数管芯至少沿着一条轴表现出对称的应力分布，对于(100)硅片，应力分布通常沿横轴和纵轴都具有对称性。关键匹配共质心阵列应按照一定方向设置，使其有一条对称轴与管芯的横轴或纵轴平行。对于(111)硅片，情况则会相对不明确。

应力分布对称轴上排布的共质心阵列有助于通过减小应力梯度降低残留失配，如果应力分布关于所选对称轴对称，则只要发生了应力诱发效应，将在该对称轴的两边有相反的极性，假设匹配器件也沿同一条轴对称排布，应力对器件一半的影响将抵消应力对另一半的影响，只要有可能，关键匹配器件就要利用这种现象进行排布。

管芯上的应力分布也取决于其尺寸和形状，大管芯一般表现出比小管芯更大的应力，应力也随着宽长比的增加而增加，所以长管芯比同样面积的方形管芯表现出更大的应力。如前所述，封装对应力大小也起到了主要作用。环氧树脂粘结所具有的机械柔性能够使应力消散。金属管壳或陶瓷封装中环氧树脂粘接的管芯，无论是尺寸或是形状，都具有相对较小的应力。对于塑料封装，或者用焊料或金共熔粘接的管芯，管芯面积和宽长比的影响增大。

1.3.10 温度梯度和热电效应

许多集成器件的电学性质与温度关系很大，大部分集成电阻的温度系数为1000ppm/℃或者更大。假设温度系数为2500ppm/℃，两个匹配电阻温度相差1℃就会产生0.25%的失配。大功率器件周围存在0.1℃/um的热梯度，下面我们将讨论一下热阻的概念。

所有电路都以热的形式消耗一定的功率，热通过封装流入周围环境中，管芯的平均结温 $T_{j}$ 为：

$T_{j} = T_{a}+P_{d}\theta _{ja}$

上式中， $T_{a}$ 是周围环境的温度， $P_{d}$ 是封装内的功率， $\theta _{ja}$ 是一个称为结-环境热阻的常量。大多数塑料封装的 $\theta _{ja}$ 都超过100℃/W，并将其功耗限制在1W左右。存在特殊构造的功率封装能够提供很低的热阻。这类封装通常包含一个金属片或金属板粘接到称为散热片的外部金属表面。功率通常用结-管壳(junction-to-case)热阻 $\theta _{jc}$ 表示。在这种情况下，平均结温 $T_{j}$ 为

$T_{j} = T_{c}+P_{d}\theta _{jc}$

上式中， $T_{c}$ 为在金属片或金属板上的指定位置测得的封装管壳温度。由于结构特殊，功率封装的热阻通常很低，由于材料和生产工艺的变化，不同生产厂商引用的值稍有不同。

也许可以认为具有最小热阻的封装也具有最小的热梯度，但实际情况恰恰想法，功率封装通过把管芯粘接到散热片上以获得低热阻，热垂直向下流入散热片，流出封装，而不是在管芯中横向流动。只有消耗功耗处温度才会升高，管芯的其他部分近似保持着与散热片相同的温度。采用功率封装的管芯表面可能出现高达50℃的温差，因此热梯度很大。

没有散热片的封装将是另一种情况，硅的导热性远优于环氧树脂，所以热在管芯内横向流动直到整个管芯达到高温此时热从管芯溢出穿过塑料封装到达外部环境中。塑料封装如同一个热绝缘层，减小了热梯度，除非在很大的热源附近，否则一般的塑料封装不会有明显的热差。

下图为一个采用功率封装且包含大热源的管芯的等温线图，管芯表面的曲线称为等温线，表示温度相同的邻近点。每条等温线代表一个相对较大的温度变化，可能是10℃，采用普通塑料封装的管芯具有与此大体相同的等温线分布，但是管芯的平均温度会高很多，等温线代表的温度变化小，或许是每条等温线代表5℃。

功率器件内部的热梯度具有最大值，原理功率器件时大小逐渐减小，因为热源沿着管芯的水平轴对称放置，所以沿此轴的热分布也具有对称性，这一对称轴的存在能够用来改善管芯上的其他器件的热匹配。

热梯度

等温线的相对间距反应了管芯上每一点的热梯度。当等温线间距较大时，热梯度大；当等温线间距较大时，热梯度较小，热梯度与前面讨论的应力梯度十分类似，假设一对匹配器件附近的热梯度近似为常量，那么两器件的热诱发失配 $\delta _{T}$ 为：

$\delta _{T}=TC_{1}d_{cc}\triangledown T_{cc}$

上式中 $TC_{1}$ 是电阻材料的温度系数， $d_{cc}$ 是电阻质心间距， $\triangledown T_{cc}$ 是沿电阻质心连线的热梯度。

尽管共质心版图用于克服应力梯度和热梯度的影响，但是根据不同的应用，他们的位置和取向会有所不同，应力分布的对称轴完全由封装决定，因此对版图有严格的限制，热分布的对称轴取决于功率器件的位置和方向，正确的设置匹配器件相对于功率器件的位置可以减小热诱发变化。

多数管芯只包含少量主热源，通常是大的双极或者MOS功率晶体管，只要有可能，这些器件应该置于管芯的轴上以产生对称的热分布。它们应尽可能远离关键匹配器件。考虑管芯中只包含一个功率器件的情况。理想情况下，该功率器件应该位于管芯的一端，与管芯的一条对称轴平行，这种排布更倾向于把功率器件放在中央，从而能使功率器件和关键匹配器件之间有更大的间距，由于应力的影响，匹配器件更适合放在管芯中央；由于热影响，匹配器件的摆放要离功率器件尽可能远。匹配器件的排布需要在应力影响(倾向在中央)和热影响(倾向尽可能远离功率器件)之间进行折中。最佳的排布是把匹配器件放在未被功率器件占据的管芯部分的一半处。有时通过拉长管芯使宽长比达到1.3甚至1.5来增大功率器件和匹配器件之间的间距。间距增加对匹配性的改善实际上可能超过应力增加的影响。如果匹配器件必须沿着管芯的外围摆放，那么它们应该占据与功率器件相对的边的中点。在这种情况下，管芯的宽长比要适当以限制应力对匹配器件非最佳位置的影响，尽管很难量化前面讨论的情况，但这里建议的排布形式已经成功应用在许多设计中。

热电效应

电阻表现出两种不同类型的热变化，一种是由于电阻材料的温度系数引起的，共质心版图技术能够保证两个电阻平均温度一致吗，所以即使是具有很大温度系数的材料也能够实现精确的匹配。另一种变化称为塞贝克(Seebeck)效应，也叫做热电效应。如果两种不同的物质相互接触，会产生一个接触电势差的电压差，金属半导体结的接触电势差受到温度的强烈影响，所以如果接触发生在不同的温度下，电阻两端将表现出一个静电势差。这个热电势 $E_{T}$ 为

$E_{T} = S\triangle T_{c}$

上式中，S是塞贝克系数(典型值为0.4mV/℃), $\triangle T_{c}$ 是电阻两个接触端的温度差，这样，电阻两端1℃的温度差将在它的两个接触孔之间产生0.4mV的电压差，这似乎无关紧要，但是某些类型的电路容易受到这些小的电压失调的影响，例如在双极电流镜中。

共质心版图不能消除热电效应，因为它是由每个电阻段两端的温度差产生的，不恰当的把器件划分成阵列会增加这一问题产生的影响。下图A中电阻阵列的每个电阻段产生的热电势相加将得到一个远大于电阻段热电势的总热电势，下图B所示方式重新连接能够消除各分段的热电势。

为了完全消除热电势，电阻应该由偶数个分段构成，一半沿一个方向连接，另一半沿另一个方向连接。如果电阻有奇数个分段，那么就有一个电阻段不能配对，如果可能的话，关键匹配电阻应该由偶数个分段构成，但是灵敏度低的电阻能够允许不成对电阻段的存在。

折叠电阻的两个接触孔应该尽可能地相互靠近以减小热电效应的影响。下图A中的折叠电阻由于两个接触孔间距过大，因此具有不必要的大的热变化。下图B所示版图通过使电阻的端头相互靠近，从而减小了热变化，增强匹配，然而改版图容易受到对版误差的影响。如果电阻体相对于电阻端头向下移动，那么电阻长度的增加使对版误差的两倍。通过把电阻的端头相对摆放能够消除这一缺点，任何移动都会增加从一个端头伸出的电阻的长度，而且必然减小从另一端头伸出的电阻的长度。下图C的版图消除了对版误差，但是他把基区端头放在长条电阻附近，可导致扩散相互作用。

1.4 器件匹配规则

低度匹配：近似±1%的失配或6位到7位的分辨率。适合于一般目的的应用，如偏置电路中的负反馈电流镜。

中度匹配：近似±0.1%的失配或者9位到10位的分辨率。适用于±1%的带隙基准源，运算放大器和比较器的输入级以及多数其他模拟应用
精确匹配：近似±0.01%的失配或13到14位的分辨率。适用于精密A/D和D/A转换器，以及需要极高精度的所有其他应用。电容比电阻更容易实现这个数量级的精度。

1.4.1 电阻匹配规则

实现低度匹配不会有很大的困难，采用叉指结构可以可靠地实现中度匹配。由于接触电阻的变化以及热和应力梯度的存在，精确匹配的电阻很难实现，下面总结了电阻设计中的重要原则。

1. 匹配电阻要有同一种材料构成，不同材料构成的电阻甚至不能近似匹配。

2. 匹配的电阻应该具有相同的宽度，不可修正的工艺偏差将使不同宽度的电阻产生系统失配，通过使用多段电阻并联来实现宽电阻。

3.电阻值要足够大，随机失配与电阻面积的平方根成反比，如果两个电阻值不相等，那么小电阻是失配的主要来源。通过用多端电阻并联实现小电阻。

4.匹配电阻要足够宽。电阻的宽度比淀积或者扩散所允许的最小宽度的越大，实现精确匹配就越简单。

5.尽量使用相同的电阻图形，角和端部效应的存在使得不同图形的电阻无法实现精确的匹配。具有相同宽度和不同长度或形状的电阻很容易产生±1%或者更大的失配。

6.沿同一方向摆放匹配的电阻

7.匹配电阻要邻近摆放，失配随着间距的增加而增加，精确匹配电阻必须采用叉指结构。

8.阵列化电阻采用叉指结构。阵列化电阻应该采用叉指结构以产生一个共质心版图，生成阵列的宽长比不大于3：1，每个电阻段的长度至少是其宽度的5倍，叉指结构应该遵循共质心版图。

9.在电阻阵列的两端要设置虚拟陪衬器件

10.避免采用较短的电阻段。非常短的电阻段可能会引入相当大的变化，精确匹配电阻的电阻段所包含的方块数应该不小于5，精确匹配电阻所包含的方块数应该不小于10.

11. 连接匹配电阻以消除热电效应，应该使折叠电阻的两个端头相互靠近以减小热电效应的影响，端头应相对摆放以减小由于对版误差而引起的系统错误。

12. 匹配电阻应尽力放置在低应力区域。管芯中央的应力分布达到最小值，从中央到边缘一半距离以内的任何位置都位于这个应力最小区域。

13.匹配器件要远离功率器件

14. 精确匹配电阻应该沿管芯对称轴放置

15.考虑隔离岛调制效应，当隔离岛调制变得非常重要的时候，应该尽量采用多晶硅电阻替代扩散电阻，如果必须使用扩散电阻，则应考虑可否采用低薄层电阻材料把匹配电阻合并入同一隔离岛中。

16.分段电阻优于折叠电阻

17.首先采用多晶硅电阻而非扩散电阻

18.把淀积电阻放在场氧化层之上

19.不要让NBL阴影与匹配扩散电阻相交。

20.采用场板和静电屏蔽。

21. 避免在匹配电阻上排布未连接的导线，只要可能，不与电阻连接的导线不要排布在电阻上方，以避免引入应力诱发失配和氢化作用诱发失配。

22.避免匹配电阻功耗过大

1.4.2 电容匹配规则

构造合理的电容能够达到任何其他集成器件所达不到的匹配精度。匹配电容构成了绝大多数数据转换产品的基础，如AD或者使D/A转换器。未校正塑料封装的氧化物介质电容能够实现±0.01%的匹配，这足以满足14位也许甚至是15位转换器的要求。超过这点，就需要进行某种类型的晶圆级校正以维持精度。采用经校正的塑料封装氧化物介质电容可以实现±0.001%的匹配，这使得制造16位到18位单片转换器成为可能。

精确匹配电容通常使用厚氧电介质结合淀积电极，由于结电容对温度依赖性极大以及横向扩散的影响，结电容甚至很难达到低度匹配。复合电介质不如纯氧化物电介质，因为生产复合电介质需要很多步骤，从而增加了其可变性。高频下，介电松弛也会降低复合电介质的匹配性。人们往往采用厚氧电介质而非薄氧电介质，因为氧化层厚度的变化对厚氧电介质影响不大。

匹配规则：

1. 匹配电容应采用相同的图形

2. 精确匹配电容应该采用正方形，电容中，外围变化是众多失配源之一，周长面积比越小，获得的匹配精度越高，正方形的匹配性最好。

3.使匹配电容大小适当，电容的随机失配与电容面积的平方根成反比

4. 匹配电容相邻摆放，如果涉及到多个电容，则应该把他们排布成一个具有尽可能小的宽长比的矩形阵列。

5. 把匹配电容放置于场氧化层上，匹配电容应该置于场氧化层之上远离沟槽区域和扩散区边缘的位置。

6.把匹配电容的上极板连接到高阻节点，电路的高阻节点通常连接电容的上极板，因为这样通常比连接到下极板产生的寄生电容小，衬底噪声对下极板的耦合也强于上极板。一些阵列可能需要把高阻节点连接到下极板，目的是使单位电容阵列有一个公共下极板。如果衬底噪声耦合严重，则应该考虑在整个阵列下面放置一个阱，这个阱应该连接一个干净的模拟参考电压，如信号地，从而使得它能够作为电容阵列下极板的静电屏蔽层。

7.沿着阵列的外围设置虚拟(陪衬)电容，虚拟电容能够屏蔽匹配电容受横向静电场影响并且消除刻蚀速率的变化，只要有静电屏蔽层覆盖了整个阵列，虚拟电容就无须与阵列中的其他电容具有相同的宽度，否则边缘电场很容易向外延申10~30微米，相同虚拟电容构成的阵列必须至少延申这么远以确保精确匹配。中度匹配一般只需要一个最小宽度的虚拟电容环，低度匹配根本不需要虚拟电容，每个虚拟电容的两电极应该连接到一起以防止静电荷积累在极板上，虚拟电容和邻近单位电容的间距应该等于单位电容阵列的行距。

8.对匹配电容进行静电屏蔽。进行静电屏蔽有很多好处，第一：能够把边缘电场限制在电容阵列内，因此不需要宽的虚拟电容阵列，第二：使得导线穿过电容不会引起失配或噪声注入。第三，他可以阻止邻近电路静电场对匹配电容的干扰。所有精确匹配电容应该采用静电屏蔽，该屏蔽层应该延申覆盖到匹配器件周围的虚拟器件，从而防止外部静电场的进入。

9. 交叉耦合电容阵列，电容阵列应交叉耦合，因为单位电容形成了一个紧凑的正方形而非伸长的矩形，典型情况下，阵列一般由几行几列的电容构成，即使对于两个等值匹配电容的情况，把每个电容分为两半也能构造出一个非常紧凑的交叉耦合阵列。交叉耦合减小了氧化层梯度对电容匹配的影响，从而保护匹配电容不受应力和热梯度影响。匹配电容的质心必须精确对准。

10. 考虑与电容相连的导线电容，把匹配电容连入电路中的导线具有自身的电容，当构造中等或精确匹配电容阵列时，必须考虑导线电容，每个单位电容应该由两条最小宽度导线连接他的上极板，这样每个电容将有等值的总导线电容

11. 不要在没有进行静电屏蔽的匹配电容上走线，除非导线覆盖每个电容的面积相等，否则导线和上极板间的电容将引起匹配电容间失配，即使这样，边缘电场和静电噪声耦合也会降低匹配电容的性能。如果导线必须穿越匹配电容，那么应该在电容和导线之间插入静电屏蔽层。

12. 应该优先使用厚氧化层电介质，而非薄氧化层或复合电介质。

13. 把电容尽量放在低应力梯度区域

14.匹配电容应远离功率器件

15. 沿管芯对称轴放置精确匹配电容。

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