五分钟快速过完Verilog HDL基本概念(4)代码的编写标准
每个Verilog HDL源文件中只准编写一个顶层模块，也不能把一个顶层模块分成几部分写在几个源文件中。若一个源文件中有多个模块，则其中只能有一个顶层模块（其名与文件同名），其它为子模块；而且应在顶层模块中对子模块进行例化。源文件名字应与文件内容有关，最好与顶层模块同名！源文件名字的第一个字符必须是字母或下划线，不能是数字或$符号！每行只写一个声明语句或说明。源代码用层层缩进的格式...
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- 每个Verilog HDL源文件中只准编写一个顶层模块，也不能把一个顶层模块分成几部分写在几个源文件中。
若一个源文件中有多个模块，则其中只能有一个顶层模块（其名与文件同名），其它为子模块；而且应在顶层模块中对子模块进行例化。
- 源文件名字应与文件内容有关，最好与顶层模块同名！源文件名字的第一个字符必须是字母或下划线，不能是数字或$符号！
- 每行只写一个声明语句或说明。
- 源代码用层层缩进的格式来写。
- 定义变量名的大小写应自始至终保持一致（如变量名第一个字母均大写）。
- 变量名应该有意义，而且含有一定的有关信息。局部变量名（如循环变量）应简单扼要。
- 通过注释对源代码做必要的说明，尤其对接口（如模块参数、端口、任务、函数变量）做必要的注释很重要。
- 常量尽可能多地使用参数定义和宏定义，而不要在语句中直接使用字母、数字和字符串。
参数定义（用一个标识符来代表一个常量）的格式： parameter 参数名1=表达式，参数名2=表达式，……； 宏定义（用一个简单的宏名来代替一个复杂的表达式）的格式： ’define 标志符（即宏名）字符串（即宏内容） 参数定义的格式： 如：parameter datawidth=8,addrwidth= datawidth*2; 宏定义的格式： 如：’define IN ina+inb+inc+ind
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